串行信號發生器設計

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1、 有符號數的、運算 寄存器堆的設計 自命題（序列檢測器設計）任務（二）設計一個簡單ALU單元。要求：1.輸入按鍵09（或用10個開關代替數字09）。2用數碼管（或發光二極管）顯示結果數值。模塊接口信號名信號方向描述A31:0輸入ALU第一個數據輸入端B31:0輸入ALU第二個數據輸入端Ctrl4:0 輸入ALU運算功能編碼 C31:0輸出ALU運算結果 Zero 輸出運算結果0標志 Overflow 輸出運算結果溢出標志(只在進行有符號數運算才有意義)Compare 輸出比較運算的結果 編號編號 功能名稱功能名稱Ctrl編碼編碼運算功能運算功能1 無操作 00000 C=B 2 無符號加運算

2、00001 C=A+B 3 有符號加運算 00010 C=A+B 4 減運算 00011 C=A-B 5 有符號減運算 00100 C=A-B 編號編號 功能名稱功能名稱Ctrl編碼編碼運算功能運算功能6 與運算 00101 C=A&B 7 或運算 00110 C=A|B 8 或非運算 00111 C=(A|B)9 異或運算 01000 C=A B 10 小于置位運算 01001 C=(A B)?1:0 11 有符號小于置位運算 01010 C=(A B)?1:0 12 小于0 01011 Compare=(A 0)?1:0 13 小于等于0 01100 Compare=(A 0)?1:0 1

3、4 大于0 01101 Compare=(A 0)?1:0 15 大于等于0 01110 Compare=(A 0)?1:0 16 等于 01111 Compare=(A B)?1:0 17 不等 10000 Compare=(A B)?1:0 功能定義有符號數的、運算分析：以補碼為例：以補碼為例：C=A+B；輸入；輸入A、B是補是補碼，輸出碼，輸出C也應是補碼。也應是補碼。A、B符號符號相異的和；相異的和；A、B符號相同的和；符號相同的和；A、B的符號位都是的符號位都是0（）時，（）時，C的符號位為的符號位為0時，和不修正；時，和不修正；C的符的符號位為號位為1時，和要修正（和是）；時，和要

4、修正（和是）；A、B符號位都是符號位都是1（）時，（）時，C的符的符號位為號位為1時，和不修正；時，和不修正；C的符號位的符號位為為0時，和要修正（和是）時，和要修正（和是）；抽樣實例：7+(-8);(-5)+2;6+(-2)2+3;6+5 (-4)+(-5);(-3)+(-2)“”運算由同學們來做開始C=A+BA、B都是正數？和的最高位1？置溢出標志和的最高位清零A、B都是負數？和的最高位0？置溢出標志和的最高位置1YYYYNNNN2流程圖：module ALU(A,B,C,ctl,zero,over,cmp);input 3:0A,B;input 4:0ctl;output 3:0C;ou

5、tput zero,over,cmp;reg 3:0C;reg cmp,over;assign zero=(C=4b0000)?1:0;always(ctl or A or B)case(ctl)5d00:C=B;5d01:C=A+B;5d02:C=A+B;/有符號 5d03:C=A-B;5d04:C=A-B;/有符號 5d05:C=A&B;5d06:C=A|B;5d07:C=(A|B);5d08:C=AB;5d09:begin if(AB)C=1;else C=0;end 5d10:begin if(AB)C=1;else C=0;end/有符號 5d11:begin if(A0)cmp=1

6、;else cmp=0;end 5d12:begin if(A0)cmp=1;else cmp=0;end 5d14:begin if(A=0)cmp=1;else cmp=0;end 5d15:begin if(A=B)cmp=1;else cmp=0;end 5d16:begin if(A!=B)cmp=1;else cmp=0;end endcaseendmodule5d02:begin C=A+B;if(!(A3B3)&!A3)if(C3)begin over=1;C3=0;end else over=0;else if(!(A3B3)&A3)if(!C3)begin over=1;C

7、3=1;end else over=0;end/原程序：任務（二）設計寄存器堆。要求：完成對4個不同數據、不同地址的讀寫操作。模塊接口信號定義信號名 信號方向 描述 Clk 輸入MIPS-C處理器時鐘 Reset 輸入復位信號 RS14:0 輸入讀寄存器文件時的第1個寄存器下標 RS24:0 輸入讀寄存器文件時的第2個寄存器下標 RD4:0 輸入寫寄存器文件時的寄存器下標 RegWrite 輸入寄存器文件寫使能 RData131:0 輸出 讀寄存器文件時的第1個寄存器的輸出 RData231:0 輸出讀寄存器文件時的第2個寄存器的輸出 WData31:0 輸出?寄存器文件寫入數據 功能定義編號

8、功能名稱 功能描述 1 讀寄存器 RData1輸出RS14:0所尋址的寄存器；RData2輸出RS24:0所尋址的寄存器。2 寫寄存器 當時鐘上升沿到來時，并且RegWrite有效時，WData被寫入RD4:0所尋址的寄存器 2寄存器堆的設計RS1RS2RD1CLKRESETRegWrite RData1 RData2 WData 555323232模塊模型：根據題意構建模塊模型編程：module rg(CLK,RESET,RS1,RS2,RD1,RegWrite,RData1,RData2,WData);input 4:0 RS1,RS2,RD1;input CLK,RESET,RegWri

9、te;input 31:0 WData;output 31:0 RData1,RData2,;reg 31:0 RData1,RData2;reg 31:0 mem 31:0;always(posedge CLK)if(RESET=0)begin RData1=0;RData2=0;endelse if(RegWrite)mem RD1=WData;else begin RData1=mem RS1;RData2=mem RS2;endendmodule說明：）mem后面是序號，前面是位寬。）寄存器可做位操作，存貯器（寄存器堆）只能做字（單元）操作。建議：設計一個顯存自命題（序列檢測器設計）c

10、lkxy序列檢測器設計一個學號序列檢測器，檢測學號的低6位構成的8421碼序列。檢測器模塊模型：信號發生器說明：clk同步時鐘；x串行信號輸入；y序列檢測成功指示信號。串行信號發生器設計能接收掃描鍵盤的數字信息鍵盤信息可顯示在掃描顯示器上按輸入信息的最后四位BCD碼作為串行信號發生器的輸入數據，并作串行輸出設計過程鍵值輸入（JZin）：八位鍵掃描信號（Jscan）：一位，輸出顯示輸出（XSout）：八位顯示掃描信號（XSscan）：三位，輸出串行信號輸出（CXXH）：一位工作時鐘（CLK）：一位，輸入串行同步時鐘（synCLK）：一位，輸出第一步：確定引腳的位寬、名稱和輸入輸出極性。（依據：功

11、能要求）8JZinJscan8XSout3XSscanCXXHCLKsynCLKCXXHFSQ設計過程第二步：分解模塊8JZinJscan8XSout3XSscanCXXHCLKsynCLKCXXHFSQ時鐘分配模塊串行信號發生器模塊掃描顯示模塊鍵值識別模塊設計過程第三步：模塊設計：時鐘模塊CLKsynCLKnJZCLKXSCLKCLKFPQ問題：各時鐘的頻率（速度）不知道？設計過程第三步：模塊設計：串行信號發生器模塊CXXHsynCLK43BCDinXCDZsynCLKnCXFSQ鍵盤硬件電路CBAY0Y7KB0KB1KB2RL0RL1RL2RL3RL4RL5RL6RL7實驗箱上提供的接口設

12、計過程第三步：模塊設計：鍵值識別模塊JZinJscan8BCDout4JZCLKJZSBjyxjyx：鍵值有效脈沖信號，高有效。BCDout：鍵值BCD碼輸出，4位。JZin：鍵值輸入信號，8位Jscan：鍵掃描信號，輸出JZCLK：鍵值識別模塊工作時鐘鍵值識別模塊流程開始Y置第一次標志存鍵值和掃描狀態N鍵值hff？Y清第一次標志轉換鍵值為BCD碼置鍵值有效標志第一次標志有效且掃描狀態相等？N清鍵值有效標志設計過程第三步：模塊設計：掃描顯示模塊XSoutXSscan83XSCLK4BCDinSMXSyxj引腳說明：CXXHsynCLK設計過程第三步（1）：掃描顯示模塊的再設計XSoutXSsc

13、an83XSCLK4BCDin4BCDoutXCDZ3SMXSXSmem顯存7段譯碼器XSout8多路選擇器43地址發生器XSCLKXSscanXCDZBCDoutBCDin？問題：多個地址訪問，存儲器的內容會變嗎？顯示應至少兩種模式：一是穩定顯示學號；二是修改顯示模式。修改顯示模式的描述：第一個數字鍵按下后的顯示第二個數字鍵按下后的顯示第六個數字鍵按下后的顯示說明：無鍵按下時顯示不閃爍（綠色），有數字鍵按下時顯示閃爍（紅色）。如何識別第一個鍵值？也就是鍵值的有效性問題：握手方式；脈沖方式。用方式CLKsynCLKnJZCLKXSCLKCLKFPQXSoutXSscan83XSCLK4BCDin4BCDoutXCDZ3SMXSJZinJscan8BCDout4JZCLKJZSBCXXHsynCLK43BCDinXCDZsynCLKnCXFSQ模塊間的連接（初步）